昭和５６年３月、東京大学電子工学専攻博士課程修了。工学博士。同年４月(株)東芝入社、半導体技術研究所にてDRAM、高速SRAM、キャッシュメモリ、ASICの設計研究開発に従事。その間、世界初のDRAM混載ASICなどを発表。また、広く半導体産業界で使用されているα乗則MOSモデルや、配線容量、遅延のモデルを提案。昭和６３年から平成２年までU.C.BerkeleyにてLSI CADの研究、その後 (株)東芝に帰任し論理LSI、BiCMOS ASIC、高速プロセッサ、世界初のMPEG2用LSI、メディアプロセッサなどのシステムLSIの設計開発をマネージメント。特許１００件以上取得。平成８年より東京大学、生産技術研究所教授。ベンチャーなどの技術コンサルタント。高速・低消費電力LSI設計や大面積エレクトロニクスなどの研究に従事。平成２２年IEEE Pederson賞、平成２２年および２３年IEEE Paul Rappaport賞、電子情報通信学会エレクトロニクスソサイエティ賞受賞、平成２１年電子情報通信学会業績賞、平成１７年IEEE ICICDT賞、平成１６年IEEE Sugano賞、P&Iパテントオブザイヤー受賞、CMOSメモリの開発によりIR100、日経開発賞、日刊工業十大製品賞など受賞。IEEE VLSIシンポジウム会議委員長、IEEE A-SSCC運営委員長、IEEE ICICDT委員長、ASPDAC副委員長他、ISSCC、CICC、DAC、ESSCIRC、ICCAD、FPGA workshop、ISLPED、TAU、IEEE管理運営委員、システム分野および集積回路両分野でのIEEE特別講師を歴任。2003年ISSCCプレナリースピーカを務める。現在、VLSIシンポジウムExecutive委員長、IEEE A-SSCC Steering委員長。IEEE、電子情報通信学会、日本応用物理学会会員。IEICEフェロー、IEEEフェロー。

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